隨著(zhù)系統設計復雜性和集成度的大規模提高，電子系統設計師們正在從事100MHZ以上的電路設計，總線(xiàn)的工作頻率也已經(jīng)達到或者超過(guò)50MHZ，有的甚至超過(guò)100MHZ。目前約50% 的設計的時(shí)鐘頻率超過(guò)50MHz，將近20% 的設計主頻超過(guò)120MHz。
　　當系統工作在50MHz時(shí)，將產(chǎn)生傳輸線(xiàn)效應和信號的完整性問(wèn)題；而當系統時(shí)鐘達到120MHz時(shí)，除非使用高速電路設計知識，否則基于傳統方法設計的PCB將無(wú)法工作。因此，高速電路設計技術(shù)已經(jīng)成為電子系統設計師必須采取的設計手段。只有通過(guò)使用高速電路設計師的設計技術(shù)，才能實(shí)現設計過(guò)程的可控性。

（二）、什么是高速電路

　　通常認為如果數字邏輯電路的頻率達到或者超過(guò)45MHZ~50MHZ，而且工作在這個(gè)頻率之上的電路已經(jīng)占到了整個(gè)電子系統一定的份量（比如說(shuō)１／３），就稱(chēng)為高速電路。
　　實(shí)際上，信號邊沿的諧波頻率比信號本身的頻率高，是信號快速變化的上升沿與下降沿（或稱(chēng)信號的跳變）引發(fā)了信號傳輸的非預期結果。因此，通常約定如果線(xiàn)傳播延時(shí)大于1/2數字信號驅動(dòng)端的上升時(shí)間，則認為此類(lèi)信號是高速信號并產(chǎn)生傳輸線(xiàn)效應。
    信號的傳遞發(fā)生在信號狀態(tài)改變的瞬間，如上升或下降時(shí)間。信號從驅動(dòng)端到接收端經(jīng)過(guò)一段固定的時(shí)間，如果傳輸時(shí)間小于1/2的上升或下降時(shí)間，那么來(lái)自接收端的反射信號將在信號改變狀態(tài)之前到達驅動(dòng)端。反之，反射信號將在信號改變狀態(tài)之后到達驅動(dòng)端。如果反射信號很強，疊加的波形就有可能會(huì )改變邏輯狀態(tài)。
（三）、高速信號的確定
上面我們定義了傳輸線(xiàn)效應發(fā)生的前提條件，但是如何得知線(xiàn)延時(shí)是否大于1/2驅動(dòng)端的信號上升時(shí)間？ 一般地，信號上升時(shí)間的典型值可通過(guò)器件手冊給出，而信號的傳播時(shí)間在PCB設計中由實(shí)際布線(xiàn)長(cháng)度決定。下圖為信號上升時(shí)間和允許的布線(xiàn)長(cháng)度(延時(shí))的對應關(guān)系?！?/span>