昆山smt    美史丹佛大學(xué)(Stanford University)的研究人員們在日前舉辦的2014年際電子元件會(huì )議(IEDM)上展示了真正的 3D 晶片。大部份的 3D 晶片采用矽穿孔(TSV)的方式推疊不同的制造晶片，例如美光科技(Micron Technology)的混合記憶體立方體(HMC)推疊 DRAM 晶粒。

此外，總部設于美奧勒岡州的新創(chuàng )公司BeSang將其專(zhuān)有制程技術(shù)授權給南韓的海力士半導體(SK Hynix Inc.)，用于打造出無(wú)需透過(guò) TSV 的真正 3D 技術(shù)。

然而，史丹佛大學(xué)所展示的是任何晶圓廠(chǎng)都能在標準的互補式金屬氧化物半導體(CMOS)上堆疊任何層數的邏輯與記憶體。在IEDM上，史丹佛大學(xué)在 CMOS 晶片上堆疊了2層的金屬氧化物電阻型隨機存取記憶體(PRAM)，以及1層利用碳奈米管(CNT)作為電晶體通道的邏輯電路。

史丹佛大學(xué)展示的3D晶片以標準過(guò)孔方式連接4層電路，底層是標準CMOS，上層是碳奈米管邏輯電晶體，中間夾著(zhù)2層RRAM。
 

“對于使用傳統的跨層過(guò)孔而言， TSV 技術(shù)至關(guān)重要，但關(guān)鍵在于如果你想達到無(wú)法以 TSV 實(shí)現的極高能源密度效率之時(shí)，”史丹佛大學(xué)電子工程系教授Subhasish Mitra表示，“然而，我們能夠利用傳統過(guò)孔分別在各層之上順利地打造這些電路層，顯示我們的方法是可行的。”

史丹佛大學(xué)所采用的方法是在底層制造一種標準 CMOS 邏輯晶片，然后以二氧化矽絕緣體加以覆蓋，并且利用氬氣濺鍍蝕刻的方式使其平面化。在二層的 RRAM 是由氮化鈦、氧化鉿(作為主動(dòng)交換層)和鉑組成，然后在 CMOS 層上以200℃的溫度利用傳統 TSV進(jìn)行制造(以免損壞 CMOS )，以實(shí)現互連。

然后，在經(jīng)過(guò) PRAM 以及另一層絕緣二氧化矽沈積后，另一層絕緣二氧化矽則沈積于 RRAM 之上并實(shí)現平面化。上層則先以碳奈米管進(jìn)行同向覆蓋，利用剝離(lift-off)方式形成石英晶片。為了實(shí)現足夠的密度，研究人員們進(jìn)行13次的碳奈米管轉換方式。然后再用傳統的內層過(guò)孔(ILV)與微影技術(shù)，將碳奈米管制造于邏輯層上的電晶體通道中。

“我們可以利用這種技術(shù)制造出任意層數，”史丹佛大學(xué)教授H.S. Philip Wong說(shuō)：“我們使用相當寬松的設計規則在學(xué)校的晶圓廠(chǎng)中制造這些電路層，但在其他的展示中則已證明我們的制程能一直微縮到現有采用過(guò)孔技術(shù)的20nm商用級。”

標準的平面型CMOS晶片(圖左)透過(guò)TSV分別堆疊邏輯元件與記憶體于不同的結構；史丹佛大學(xué)的工程師為采用標準TSV的CMOS晶片上3層結構進(jìn)行低溫制程，以實(shí)現更高密度。
 

史丹佛大學(xué)的研究人員們還積極地展示在平面二氧化矽表面的碳奈米管性能，這是在平行碳奈米管上層利用標準圖形化技術(shù)，在場(chǎng)效電晶體(FET)中形成每通道約50個(gè)奈米管。研究人員們認為，這種碳奈米管電晶體由于具備較矽晶更高10倍的能效，因而可望在未來(lái)取代矽晶電晶體技術(shù)。

“我們想表達的是你可以先以標準矽晶 CMOS 作為底層，仍然能夠打造出 3D 晶片，但在未來(lái)，我們希望人們轉換成利用碳奈米管電晶體，因為他們的性能可進(jìn)一步擴展到超越矽晶，這就是為什么我們展示真正的碳奈米管電路，而不只是堆疊上的一個(gè)測試電晶體。”

研究團隊們強調，必須確保這種碳奈米層在溫度夠低的情況下制造，才不至于損壞 PRAM ，而在足夠的低溫下制造 PRAM ，才不會(huì )損壞到底層的 CMOS 晶片。數以千計的過(guò)孔實(shí)現各層的互連，才能使得這種碳奈米管場(chǎng)效電晶體(CNTFET)成為 PRAM 的理想選擇。